Mentor Graphics ModelSim SE-64 2019.2 中文免費版

Mentor Graphics ModelSim SE 是業(yè)界最優(yōu)秀的HDL語言仿真器，它提供最友好的調(diào)試環(huán)境，是唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。是作FPGA/ASIC設(shè)計的RTL級和門級電路仿真的首選，它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺無關(guān)，便于保護IP核，個性化的圖形界面和用戶接口，為用戶加快調(diào)錯提供強有力的手段。全面支持VHDL和Verilog語言的IEEE 標(biāo)準(zhǔn)，支持C/C++功能調(diào)用和調(diào)試.

西門子的Mentor公司很高興地宣布推出ModelSim 2019.2，統(tǒng)一的調(diào)試和仿真環(huán)境為當(dāng)今的FPGA設(shè)計人員提供了高效的工作環(huán)境。

Modelsim HDL仿真器為FPGA客戶提供了簡單經(jīng)濟高效的方式來加速FPGA開發(fā)，實驗室培訓(xùn)和測試。許多FPGA設(shè)計人員在充分審查其設(shè)計之前都會去實驗室。這意味著實驗室中幾周甚至幾個月的低效調(diào)試時間。實驗室測試對設(shè)計中信號的可見性有限。這可能需要8個小時才能完成一個地方和路線只是設(shè)備附加信號或修復(fù)一個小錯誤。通過仿真，調(diào)試環(huán)路更快，并且可以完全查看設(shè)計中的信號。在進入實驗室之前，仿真可以實現(xiàn)更高質(zhì)量的FPGA設(shè)計，從而使實驗室調(diào)試期間花費的時間更加高效和集中。

除了支持標(biāo)準(zhǔn)HDL，ModelSim還提高了設(shè)計質(zhì)量和調(diào)試效率。ModelSim屢獲殊榮的單內(nèi)核模擬器(SKS)技術(shù)可在一種設(shè)計中實現(xiàn)VHDL和Verilog的透明混合。其架構(gòu)允許獨立于平臺的編譯，具有本機編譯代碼的出色性能。

圖形用戶界面功能強大，一致且直觀。所有窗口都會在任何其他窗口中自動更新活動。例如，在Structure窗口中選擇設(shè)計區(qū)域會自動更新Source，Signals，Process和Variables窗口。您可以在不離開ModelSim環(huán)境的情況下編輯，重新編譯和重新模擬。所有用戶界面操作都可以編寫腳本，模擬可以批量或交互模式運行。ModelSim模擬行為，RTL和門級代碼，包括VHDL VITAL和Verilog門庫，其時序由標(biāo)準(zhǔn)延遲格式(SDF)提供。